久久国产乱子精品免费女,国产精品无圣光一区二区,亚洲成人网上

　　SystemVerilog驗證培訓(xùn)

班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號)

每期人數(shù)限3到5人。

上課時間和地點

上課地點：【上海】：同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院【北京分部】：北京中山學(xué)院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領(lǐng)館區(qū)1號（中和大道）【沈陽分部】：沈陽理工大學(xué)/六宅臻品【鄭州分部】：鄭州大學(xué)/錦華大廈【石家莊分部】：河北科技大學(xué)/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班）：SystemVerilog驗證培訓(xùn)：2020年3月16日

實驗設(shè)備

　    ☆資深工程師授課


        ☆注重質(zhì)量
        ☆邊講邊練
        ☆合格學(xué)員免費推薦工作

        ☆合格學(xué)員免費頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)

        專注高端培訓(xùn)15年，端海提供的證書得到本行業(yè)的廣泛認可，學(xué)員的能力
        得到大家的認同，受到用人單位的廣泛贊譽。

        ★實驗設(shè)備請點擊這兒查看★

最新優(yōu)惠

◆請咨詢客服。

本課程實戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強化練習(xí)整個芯片的生成過程，強調(diào)實戰(zhàn)，實戰(zhàn)，還是實戰(zhàn)！

免費、無保留贈送，教學(xué)過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設(shè)計和練習(xí)！

質(zhì)量保障

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費提供課后技術(shù)支持。
        3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。

　　SystemVerilog驗證培訓(xùn)

第一階段

課程說明：

SystemVerilog驗證是針對數(shù)字電路驗證技術(shù)初/中級學(xué)員的課程，是數(shù)字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述，更重要的是對SystemVerilog OOP技術(shù)的理論和用法的歸納，總結(jié)和升華，通過SystemVerilog驗證課程的學(xué)習(xí)可以快速成為一名合格的IC驗證工程師，構(gòu)建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規(guī)劃，進而為掌握IC高級驗證技術(shù)打下堅實的基礎(chǔ)。

課程大綱：

1.SystemVerilog 驗證平臺的架構(gòu)

2.SystemVerilog 語義語法

3.SystemVerilog 并發(fā)操作機制

4.Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p>

5.SystemVerilog 內(nèi)部通信機制

6.SystemVerilog Assertion

7.功能覆蓋率統(tǒng)計

第二階段 SystemVerilog VMM

課程說明：

VMM驗證方法學(xué)是針對數(shù)字電路驗證技術(shù)高級學(xué)員的課程，是數(shù)字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對VMM驗證方法的理論描述，更重要的是對VMM驗證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過VMM驗證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗證工程師。

課程大綱：

1. VMM 驗證平臺的架構(gòu)

2. VMM 消息服務(wù)機制

3. VMM 數(shù)據(jù)建模

4. 激勵生成與工廠模式

5. 覆蓋率統(tǒng)計與自動比較的回調(diào)機制

6. 驗證方法學(xué)使用技巧

第三階段 SystemVerilog UVM 驗證

課程說明：

UVM驗證方法學(xué)是針對數(shù)字電路驗證技術(shù)高級學(xué)員的課程，是數(shù)字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對UVM驗證方法的理論描述，更重要的是對UVM驗證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過UVM驗證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗證工程師。

本課程適合于使用UVM驗證方法學(xué)進行科研和IC驗證的具有高級水平的學(xué)生和工程師，也適合于有志于從事IC驗證工作，期望進入IC驗證領(lǐng)域的相關(guān)人員。參加學(xué)習(xí)的學(xué)員需要具有數(shù)字電路的基礎(chǔ)知識，掌握數(shù)字邏輯仿真技術(shù)。

課程大綱：

1. UVM 驗證平臺的架構(gòu)

2. UVM 消息服務(wù)機制

3. UVM 數(shù)據(jù)建模

4. UVM component factory and configuration

5. TLM communication

6. UVM callback

7. UVM sequence and sequencer

8. Advance on UVM phase

9. Register Abstraction Layer (RAL)