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　　　　　　數(shù)字集成電路IC設(shè)計工程師培訓(xùn)班

課程說明

　本課程講授基于Synopsys EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開發(fā)流程，學(xué)員通過運用數(shù)字邏輯、硬件描述語言完成一個中等規(guī)模的專題項目設(shè)計，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時序分析、可測性設(shè)計、一致性驗證等一系列數(shù)字電路前端流程中的設(shè)計技巧，最終使學(xué)員達到能獨立完成中等規(guī)模電路模塊的前端設(shè)計水平。模擬前端設(shè)計當(dāng)中建模、模擬、驗證、優(yōu)化，以及模擬電路設(shè)計中的測試電路技術(shù)和可測性設(shè)計技術(shù)和最新的亞微米CMOS電路設(shè)計技術(shù)，通過多個專題實驗幫助學(xué)員熟悉模擬設(shè)計流程，提升學(xué)員分析、設(shè)計、優(yōu)化、測試電路的能力。

培訓(xùn)目標(biāo)

　幫助學(xué)員熟悉并掌握典型數(shù)字ASIC/SOC芯片前端開發(fā)流程和設(shè)計技巧，以及相關(guān)設(shè)計軟件的使用，課程結(jié)束后學(xué)員可積累相當(dāng)于1年左右的實際工作經(jīng)驗，能夠獨立完成ASIC/SOC中等模塊的設(shè)計。

入學(xué)要求

有數(shù)字電路設(shè)計和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。。

班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號)

每期人數(shù)限3到5人。

上課時間和地點

上課地點：【上海】：同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院【北京分部】：北京中山學(xué)院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領(lǐng)館區(qū)1號（中和大道）【沈陽分部】：沈陽理工大學(xué)/六宅臻品【鄭州分部】：鄭州大學(xué)/錦華大廈【石家莊分部】：河北科技大學(xué)/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班）：IC設(shè)計工程師培訓(xùn)班：2020年3月16日

實驗設(shè)備

　    ☆資深工程師授課


        ☆注重質(zhì)量 ☆邊講邊練
        ☆合格學(xué)員免費推薦工作
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最新優(yōu)惠

◆請咨詢客服。

師資團隊

【趙老師】

大規(guī)模集成電路設(shè)計專家，10多年超大規(guī)模電路SOC芯片設(shè)計和版圖設(shè)計經(jīng)驗，參與過DSP、GPU、DTV、WIFI、手機芯片、物聯(lián)網(wǎng)芯片等芯片的研發(fā)。精通CMOS工藝流程、版圖設(shè)計和布局布線，精通SOC芯片設(shè)計和版圖設(shè)計的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設(shè)計、驗證、DFT、PD、流片經(jīng)驗。
熟練掌握版圖設(shè)計規(guī)則并進行驗證及修改；熟練掌握Unix/Linux操作系統(tǒng)；熟悉CMOS設(shè)計規(guī)則、物理設(shè)計以及芯片的生產(chǎn)流程與封裝。

【王老師】

資深I(lǐng)C工程師，十幾年集成電路IC設(shè)計經(jīng)驗，精通chip的規(guī)劃、數(shù)字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設(shè)計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網(wǎng)絡(luò)芯片、手機芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設(shè)計，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設(shè)計。

【張老師】

從事數(shù)字集成電路設(shè)計10余年，精通CMOS工藝流程、版圖設(shè)計和布局布線，精通VERILOG,VHDL語言，
擅長芯片前端設(shè)計和復(fù)雜項目實施的規(guī)劃管理，其領(lǐng)導(dǎo)開發(fā)的芯片已成功應(yīng)用于數(shù)個國際知名芯片廠商之產(chǎn)品中。豐富的芯片開發(fā)經(jīng)驗，對于現(xiàn)今主流工藝下的同步數(shù)字芯片設(shè)計技術(shù)和流程有良好把握。長期專注于內(nèi)存控制器等產(chǎn)品的研發(fā)，擁有數(shù)顆規(guī)模超過百萬門的數(shù)字芯片成功流片經(jīng)驗.

★更多師資力量請見端海師資團隊。

質(zhì)量保障

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費提供課后技術(shù)支持。
        3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。

集成電路IC設(shè)計工程師培訓(xùn)班

本課程實戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強化練習(xí)整個芯片的生成過程，強調(diào)實戰(zhàn)，實戰(zhàn)，還是實戰(zhàn)！

免費、無保留贈送，教學(xué)過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設(shè)計和練習(xí)！

第一階段 集成電路前端設(shè)計

1.邏輯設(shè)計理論
2.Verilog語言
3.VHDL語言
4.數(shù)字電路驗證
1)驗證平臺的建立
2）功能測試
5.設(shè)計綜合（synthesys）
6.掃描鏈生成
7.仿真測試
1）DFT
2)ATPG
8.靜態(tài)時序分析(STA)
9.數(shù)字前端全流程設(shè)計工具
10.相關(guān)工藝庫文件計算機操作系統(tǒng)UNIX應(yīng)用；
11.數(shù)字電路邏輯設(shè)計；
12.硬件描述語言HDL和邏輯綜合初步；
13.集成電路設(shè)計導(dǎo)論及流程；
14.半導(dǎo)體器件原理及集成電路概論；

17.CMOS VLSI設(shè)計原理；
18. 數(shù)字系統(tǒng)設(shè)計與FPGA現(xiàn)成集成；
19.可測性設(shè)計；

20.RTL驗證；
靜態(tài)時序分析（STA）；
邏輯綜合（Logic Synthesis）；
可測性設(shè)計（DFT）；
IP Based設(shè)計；
軟硬件協(xié)同設(shè)計仿真；
Matlab系統(tǒng)設(shè)計
21.項目實戰(zhàn)：
1）RTL coding
2)狀態(tài)機中斷處理
3）testbench 建立
4）Testcase創(chuàng)建
22.項目實戰(zhàn)二：
1）RTL coding
2)通訊數(shù)據(jù)協(xié)議E1
3)異步電路處理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)綜合和DFT
8)STA

第二階段 數(shù)字集成電路后端設(shè)計

1.Floor plan
2.電源規(guī)劃
3.布局、擺放
4.時鐘樹
5.布線
6.RC extraction
7.靜態(tài)時序分析（STA）
8.驗證
1)DRC
2)lvs
3)erc
9.項目實戰(zhàn)
10.數(shù)字后端全流程設(shè)計工具
11.相關(guān)工藝庫文件
12.半導(dǎo)體器件原理及集成電路概論；
13.集成電路設(shè)計導(dǎo)論及流程；
14.版圖設(shè)計知識；
15.版圖設(shè)計工具及使用方法；
16.項目設(shè)計實踐

17.CMOS集成電路設(shè)計原理；
18.ASIC設(shè)計導(dǎo)論；
19.IC布局布線設(shè)計；
20.版圖驗證和提取；
21.可測性設(shè)計；
22.項目設(shè)計實踐。

23.Top-Down設(shè)計流程；
24.Full-Customer設(shè)計流程；
25.標(biāo)準(zhǔn)單元庫設(shè)計；
26.單元庫的各種庫文件；
27.各種單元的功能，結(jié)構(gòu)和版圖。

第三階段

Synopsys DC（Design Compiler）綜合

1，綜合的概念　
2，綜合庫與工具介紹
3，工作環(huán)境的設(shè)立和關(guān)鍵命令
4，綜合前的準(zhǔn)備工作　
5，芯片邏輯代碼和流片廠庫的結(jié)合
6，綜合的過程　
7，綜合后網(wǎng)表的導(dǎo)出
8，時序SDC的導(dǎo)出
9，Synopsys DC 為Cadence Encounter工具所做的準(zhǔn)備工作。
10，快速綜合TCL腳本使用技巧

Cadence Encounter 布局布線

1.網(wǎng)表和工程庫的結(jié)合
2，環(huán)境變量的設(shè)置和關(guān)鍵命令
3,布局布線前的準(zhǔn)備工作
4，Synopsys DC工具和Cadence Encounter工具的銜接和配合
2.Floor plan
3.電源規(guī)劃
4.布局、擺放
5.時鐘樹
6.布線

Cadence Virtuos 芯片焊盤和封裝

1，環(huán)境變量的設(shè)置和關(guān)鍵命令
2，庫的導(dǎo)入
3，快速建立工作環(huán)境的方法
4，焊盤庫和工藝庫的建立
5，Encounter def文件的導(dǎo)入
6，Encounter和Virtuoso的配合
7，芯片文件的導(dǎo)入
8，焊盤和封裝的仿真
9，焊盤、封裝與芯片的管腳規(guī)劃
10，連線技巧

Synopsys PT（PrimeTime）驗證仿真

1，環(huán)境變量的設(shè)置
2，關(guān)鍵命令
3，仿真驗證過程
4，仿真驗證報告的產(chǎn)生
5，快速驗證技巧
6，TCL腳本的使用技巧

技巧和總結(jié)提高

1、代碼編寫及仿真技巧

系統(tǒng)介紹verilog語法規(guī)范、語言與電路實現(xiàn)之關(guān)系，以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實現(xiàn)技巧、基于Verilog語言的測試編碼技巧，功能驗證及Testbench搭建的技巧。

2、綜合技術(shù)

講述綜合基礎(chǔ)、組合電路與時序電路、基于TCL的綜合流程、綜合策略、設(shè)計環(huán)境和設(shè)計約束的制定、綜合優(yōu)化的技巧、實現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。

3、可測試設(shè)計技術(shù)

基于Synopsys DFT compiler的DFT技術(shù)，介紹可測性設(shè)計技術(shù)、組合電路和時序電路的測試方法、基于TCL的DFT設(shè)計實現(xiàn)的基本流程。

4、靜態(tài)時序分析技術(shù)

基于Synopsys PT的靜態(tài)時序分析技術(shù)，介紹靜態(tài)時序分析、基于TCL技術(shù)的處理過程和常用的時序分析方法。

項目實踐：

本課程專題實驗是構(gòu)造一個ARM9的處理器，
ARM9芯片后端設(shè)計整個流程項目實戰(zhàn)演練，使用后端的Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強化練習(xí)整個芯片的生成過程。

1.架構(gòu)及設(shè)計流程

2.CPU核

1）指令

2）指令流水

3）數(shù)據(jù)緩沖和指令緩沖

4）內(nèi)部數(shù)據(jù)ram和指令RAM

5)使用后端的Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強化練習(xí)整個芯片的生成過程。