課程大綱： FPGA性能設(shè)計課程培訓(xùn)
第一節(jié)
回顧FPGA 設(shè)計基礎(chǔ)
利用 FPGA 資源進(jìn)行設(shè)計
內(nèi)核生成器（C0RE Generator）軟件系統(tǒng)
基本 FPGA 時鐘資源
Virtex-6 和 Spartan-6 FPGA 時鐘資源
實驗1：利用 FPGA 資源進(jìn)行設(shè)計
FPGA 設(shè)計技術(shù)
綜合技術(shù)
實驗2：綜合技術(shù)
第二節(jié)
實現(xiàn)時序收斂
實驗3：回顧全局時序約束
特定通路時序約束，部分
特定通路時序約束，第2部分
實驗4：實現(xiàn)時序收斂
加入高級會員獲得助教答疑
