☆ 1、如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
      ☆ 2、在課程結(jié)束之后,授課老師會留給學員手機和E-mail,免費提供半年的課程技術(shù)支持，以便保證培訓后的繼續(xù)消化；
      ☆3、合格的學員可享受免費推薦就業(yè)機會。
      ☆4、合格學員免費頒發(fā)相關工程師等資格證書，提升您的職業(yè)資質(zhì)。

1：FPGA/CPLD簡介掌握常用FPGA/CPLD的基本結(jié)構(gòu)；FPGA與CPLD的比較， FPGA/CPLD常用開發(fā)工具

2：開發(fā)流程需求分析到模塊劃分； 設計輸入到綜合優(yōu)化；實現(xiàn)到時序收斂；仿真測試到板級調(diào)試

3：軟件開發(fā)平臺搭建Quartus Ⅱ的安裝、ModelSim的安裝；基本開發(fā)流程概述； 第一個工程實例、工程建與設計輸入； 行為仿真 、引腳分配與編譯、門級仿真、板級調(diào)試

4：VERILOG語言入門能熟練使用VERILOG設計多路選擇器和鎖存器； 能使用VERILOG設計全加器

5：VERILOG的設計基礎了解Verilog HDL； 掌握Verilog HDL的模塊中的端口定義，模塊的描述方法

6：VERILOG的數(shù)據(jù)類型和運算符掌握數(shù)據(jù)類型，運算符，運算符的優(yōu)先級；掌握邏輯值，線網(wǎng)，寄存器，數(shù)字的表示，向量，數(shù)組，參數(shù)，字符串等

7：VERILOG模塊模塊的基本概念，模塊的例化，模塊的測試

8：VERILOG順序代碼塊；VERILOG并行代碼塊兩個過程，寄存器變量的過程賦值、線網(wǎng)變量的連續(xù)賦值、時序控制

9：VERILOG語言的條件語句掌握if語句，case語句，循環(huán)語句與結(jié)構(gòu)說明語句

10：仿真熟練掌握延時模型、固有延時、傳輸延時、仿真6 ；仿真激勵信號的產(chǎn)生； VERILOG測試基準；VERILOG系統(tǒng)級仿真