1. 嵌入式語言之利用 Verilog 進(jìn)行設(shè)計培訓(xùn)
   ? 利用 Verilog 進(jìn)行設(shè)計培訓(xùn)
   課程對象
   希望有效利用 Verilog 進(jìn)行數(shù)字設(shè)計的建模、設(shè)計和綜合的工程師
2. 課程概要
   1
   硬件建模簡介
   Verilog 語言概念
   模塊和端口
   實驗1：構(gòu)建分級結(jié)構(gòu)
   測試平臺簡介
   實驗2：Verilog 仿真和 RTL 驗證
   2
   Verilog 運算符和表示式
   持續(xù)分配語句
   實驗3：存儲器
   Verilog 過程語句
   實驗4：時鐘分頻器和地址計數(shù)器
   受控操作語句
   實驗5：n 位二進(jìn)制計數(shù)器和 RTL 驗證
   3
   Verilog 任務(wù)和功能
   高級語言概念
   有限狀態(tài)機(jī)
   實驗6：有限狀態(tài)機(jī)
   針對 Xilinx FPGA
   實驗7：實現(xiàn)和下載
   高級 Verilog 測試平臺
   試驗 8:?使用 Verilog 文件 I/O
3. 
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